En la industria de los semiconductores, un problema práctico se está volviendo cada vez más difícil de ignorar: la fabricación de un chip de vanguardia ya no se trata solo de imprimir transistores más pequeños. Un acelerador de IA de última generación aún puede incumplir sus objetivos de rendimiento, costo o plazos de entrega si la memoria de alto ancho de banda no se puede colocar lo suficientemente cerca de la lógica, si un interposer es demasiado grande o costoso, si el rendimiento del encapsulado es bajo o si la capacidad de ensamblaje avanzada se encuentra lejos de la fábrica de obleas.
Por eso, la carrera mundial de semiconductores en 2026 se está convirtiendo cada vez más en una carrera en dos frentes interconectados. El primero es la fabricación : transistores con compuerta envolvente, suministro de energía por la parte posterior, litografía EUV, rendimiento y capacidad en la clase de 2 nm y más allá. El segundo es el empaquetado avanzado : chiplets, interconectores 2.5D, apilamiento 3D, unión híbrida, integración de memoria de alto ancho de banda, sustratos, pruebas y gestión térmica.
Esta distinción es importante porque un país o una empresa puede ser fuerte en un sector y, aun así, depender en gran medida de otra región para el resto del sistema. Para los clientes que compran infraestructura de IA, para los gobiernos que financian programas de semiconductores y para las empresas que planifican sus cadenas de suministro, la pregunta clave ya no es simplemente "¿Quién tiene el nodo más pequeño?", sino "¿Quién puede fabricar, integrar, probar y escalar todo el sistema?".
Durante décadas, el progreso en el campo de los semiconductores se resumía comúnmente en la miniaturización de los transistores. Si bien esto sigue siendo importante, la inteligencia artificial moderna y los sistemas de computación de alto rendimiento están superando simultáneamente otros límites físicos.
Una limitación es el tamaño del chip. Las herramientas de litografía exponen un campo finito, por lo que los diseñadores no pueden simplemente fabricar un procesador monolítico de tamaño arbitrario. Los chiplets ofrecen otra alternativa: dividir un sistema en chips más pequeños y conectarlos mediante enlaces de muy alto ancho de banda dentro de un mismo encapsulado. Una segunda limitación es el ancho de banda de la memoria. Los aceleradores de IA requieren un enorme flujo de datos entre la lógica y la memoria de alto ancho de banda (HBM), por lo que la distancia, la densidad de enrutamiento, la alimentación y la geometría del encapsulado influyen directamente en el rendimiento del sistema.
Una tercera limitación es económica. Los chips de última generación de gran tamaño pueden resultar caros, ya que un defecto puede arruinar una gran cantidad de silicio valioso. Las arquitecturas de chiplets permiten a los diseñadores ubicar solo las funciones que realmente requieren un proceso avanzado en el nodo más costoso, mientras que utilizan nodos más antiguos o especializados para E/S, analógicos, caché u otras funciones. La desventaja es que el empaquetado se vuelve mucho más difícil.
Por eso, términos como CoWoS, SoIC, EMIB, Foveros, I-Cube, X-Cube, unión híbrida, capas de redistribución y puentes de silicio aparecen ahora en debates que antes se centraban casi exclusivamente en los nodos de proceso.
TSMC afirma que su proceso N2 entró en producción a gran escala en el cuarto trimestre de 2025 con un buen rendimiento, y que la producción en volumen de N2P y A16 estaba prevista para la segunda mitad de 2026. A16 incorpora la tecnología de alimentación trasera Super Power Rail de TSMC para diseños con exigentes requisitos de suministro y enrutamiento de energía. Consulte el informe anual de TSMC de 2025 y su descripción general de la tecnología A16 .
Lo importante no es la etiqueta de marketing que se le asigna a un nodo. Los nombres de los nodos no corresponden a las dimensiones literales de los transistores y no son directamente comparables entre fundiciones. Lo que importa es si un proceso alcanza un rendimiento, desempeño, consumo de energía, densidad, madurez de las herramientas de diseño y volumen de producción aceptables para productos reales de clientes.
Intel afirma que la tecnología Intel 18A entró en producción en 2025 y actualmente se fabrica a gran escala en Estados Unidos. Este proceso combina transistores RibbonFET con compuerta envolvente y suministro de energía PowerVia en la parte posterior. En junio de 2026, Intel también anunció que la variante mejorada 18A-P había entrado en producción de prueba. La documentación actual de la compañía sobre Intel 18A distingue el estado de producción de las variantes futuras y proporciona referencias técnicas que respaldan las afirmaciones sobre el proceso.
La estrategia de Intel es particularmente destacable porque combina la fabricación de la etapa inicial con una amplia presencia nacional en el sector del empaquetado avanzado. Esto es importante para los clientes que desean que la tecnología de procesos, el ensamblaje, las pruebas y la logística de la cadena de suministro se planifiquen como un sistema integrado, en lugar de como compras separadas.
La hoja de ruta de la fundición de Samsung utiliza tecnología de compuertas envolventes y vincula cada vez más sus ofertas lógicas con los negocios de memoria y empaquetado avanzado de la compañía. En sus resultados del segundo trimestre de 2026, Samsung anunció que planeaba aumentar la producción de nuevos productos móviles en su proceso de 2 nm de segunda generación durante la segunda mitad de 2026 e informó sobre la expansión de sus colaboraciones en HPC de 2 nm. Por separado, Samsung y Broadcom anunciaron una colaboración para 2026 que abarca tecnología de fundición de 2 nm y menores, HBM y empaquetado avanzado. Consulte los resultados del segundo trimestre de 2026 de Samsung y el anuncio de Samsung-Broadcom .
La ventaja estratégica que Samsung intenta crear es evidente: la lógica, la memoria y el empaquetado se pueden optimizar conjuntamente. El desafío es igualmente claro: los clientes siguen evaluando a una fundición en función del rendimiento de la producción, la fiabilidad de los plazos de entrega, la preparación del ecosistema y la competitividad del sistema final empaquetado, no solo por una diapositiva de la hoja de ruta.
Rapidus está intentando algo diferente: reconstruir una base de fabricación lógica de vanguardia en Japón en torno a un proceso de compuertas envolventes de 2 nm. Su línea piloto IIM-1 en Chitose comenzó a operar en abril de 2025, y Rapidus afirma que la producción en masa está prevista para 2027. En abril de 2026, la NEDO de Japón aprobó el plan del año fiscal de Rapidus que abarca tanto el desarrollo de front-end de 2 nm como el diseño y la fabricación de chiplets/paquetes. Rapidus también informó sobre un prototipo de interponedor RDL orgánico de 600 mm cuadrados y planes para verificar los procesos de empaquetado 2.xD y 3D en su planta Rapidus Chiplet Solutions. Consulte la actualización del proyecto de Rapidus para el año fiscal 2026 .
Este programa de fabricación sigue siendo una visión de futuro, más que una prueba del éxito de la producción en masa en 2027. Esta distinción es importante: los transistores prototipo, una línea piloto operativa, un kit de desarrollo de producto (PDK) funcional, la fabricación de prototipos para clientes, el rendimiento de producción y la fabricación sostenible a gran volumen son hitos independientes.
La familia CoWoS de TSMC es fundamental para muchos diseños de IA y HPC, ya que integra lógica y HBM en sistemas de interconexión de gran tamaño. En su Simposio Tecnológico de Norteamérica de 2026, TSMC anunció la producción de CoWoS con retícula de 5,5 mm y el lanzamiento previsto para 2028 de una versión con retícula de 14 mm que podría integrar aproximadamente 10 chips de computación de gran tamaño y 20 pilas de HBM. Esta misma hoja de ruta incluye el apilamiento 3D SoIC y la óptica integrada. Consulte el anuncio de TSMC en el simposio tecnológico de 2026 .
La importancia radica en su arquitectura. A medida que aumenta el tamaño del encapsulado, los diseñadores pueden escalar la capacidad de procesamiento y la memoria sin necesidad de integrar todas las funciones en un único chip monolítico. Sin embargo, los encapsulados más grandes dificultan el control de la deformación, los gradientes térmicos, la calidad del sustrato, la integridad de las interconexiones, el suministro de energía, la estrategia de pruebas y el rendimiento del ensamblaje.
La cartera de empaquetado de Intel aborda el mismo problema con un conjunto diferente de bloques de construcción. EMIB integra pequeños puentes de silicio en el sustrato para conectar los chips lateralmente, mientras que las tecnologías Foveros admiten el apilamiento vertical. Intel anunció en julio de 2026 que sus instalaciones de Nuevo México estaban ampliando el tamaño de los paquetes a más de ocho veces el área de la retícula convencional, con planes de superar las 12 veces para 2028. Su última versión, EMIB-T, añade vías pasantes de silicio para mejorar la entrega de energía y el enrutamiento para sistemas exigentes basados en HBM. Consulte la descripción general de empaquetado avanzado de Intel para 2026 .
Esto ilustra por qué las tecnologías de encapsulado no deben compararse con una sola métrica. Un interponedor de silicio completo, un puente de silicio integrado, un interponedor RDL y una pila 3D con unión híbrida presentan diferentes ventajas y desventajas en cuanto a ancho de banda, coste, área del encapsulado, comportamiento térmico y complejidad de fabricación.
Samsung ofrece empaquetado 2.5D basado en interponedores de silicio y puentes, así como apilamiento 3D. Su material actual sobre integración heterogénea avanzada describe el Cube-T 3D, que utiliza TSV y unión por compresión térmica, y el Cube-H 3D, actualmente en desarrollo, con unión híbrida de cobre sin protuberancias. Samsung también continúa posicionando el I-Cube y el X-Cube como parte de su estrategia más amplia de fundición y memoria. Consulte la descripción general de la integración heterogénea avanzada de Samsung .
La cuestión sin resolver no es si estas técnicas son técnicamente útiles, sino qué combinaciones se pueden fabricar con alto rendimiento, en el tamaño de paquete requerido, con el suministro necesario de HBM y a un costo que los clientes acepten.
La clave también reside en dónde se desarrolla cada etapa de la producción. La cadena de suministro más resiliente no es necesariamente la que cuenta con más fábricas, sino la que logra conectar la fabricación de obleas, el empaquetado, los sustratos, la memoria, las pruebas, los equipos, los materiales y el talento de ingeniería con ciclos de tiempo y riesgos manejables.
| Región | Dirección verificada actual | Por qué es importante |
|---|---|---|
| Taiwán | TSMC continúa invirtiendo considerablemente en nitrógeno (N2) y en embalaje avanzado, y sigue siendo el centro de su ecosistema de fabricación de vanguardia más maduro. | Las densas redes de proveedores, el aprendizaje acumulado sobre los procesos y la estrecha interconexión entre la fase inicial y el embalaje siguen siendo difíciles de reproducir rápidamente. |
| Estados Unidos | Intel está produciendo chips 18A en el país; el plan de TSMC en Arizona se ha ampliado a seis fábricas de lógica, dos instalaciones de empaquetado avanzado y un centro de I+D; Amkor está construyendo un gran campus de pruebas y empaquetado avanzado en Arizona. | Estados Unidos está intentando reducir la brecha entre la producción nacional de obleas de última generación y el ensamblaje avanzado de alto volumen a nivel nacional. |
| Corea del Sur | Samsung está impulsando la lógica de 2 nm, la memoria HBM y la integración 2.5D/3D, mientras que Corea también está financiando programas de infraestructura de empaquetado avanzado. | La ubicación conjunta de memoria, lógica y empaquetado puede resultar estratégicamente valiosa para los sistemas de IA. |
| Japón | Rapidus está desarrollando lógica de 2 nm y un flujo de I+D de chiplets/encapsulados avanzados vinculados, con el objetivo de alcanzar la producción en masa en 2027. | Japón está intentando recuperar la lógica de vanguardia a nivel nacional, aprovechando al mismo tiempo sus sólidas competencias en materiales y equipos. |
| Europa | Las líneas piloto de la Ley de Chips de la UE, como NanoIC y FAMES, están ampliando el acceso a la I+D de procesos avanzados y a la experimentación a escala preindustrial. | Europa está reforzando el desarrollo tecnológico y la creación de prototipos, aunque no debe confundirse la capacidad de las líneas piloto con la capacidad de producción a gran escala de chips de IA para uso comercial. |
La página actual de TSMC en Arizona indica que su plan de inversión en EE. UU. ha crecido hasta alcanzar los 265 mil millones de dólares e incluye seis fábricas de componentes lógicos, dos instalaciones de empaquetado avanzado y un centro de I+D. La primera fábrica de empaquetado avanzado entrará en las fases iniciales de construcción a principios de 2026. Consulte el resumen del proyecto actual de TSMC Arizona .
El empaquetado avanzado también se está convirtiendo en una prioridad de la política industrial estadounidense. En 2025, Amkor inició la construcción de un campus de empaquetado y pruebas en Arizona, cuya inversión prevista se amplió a 7 mil millones de dólares, con el inicio de la producción programado para 2028. En junio de 2026, TSMC y Amkor anunciaron un acuerdo de colaboración de 10 años para el empaquetado avanzado y las pruebas en Arizona. Consulte el anuncio de la asociación entre TSMC y Amkor .
En el ámbito de la I+D, el Departamento de Comercio de EE. UU. anunció en julio de 2026 cartas de intención por un total de 874 millones de dólares para la investigación de la cadena de suministro de computación, que incluye empaquetado avanzado, sustratos, materiales, fotónica, arquitecturas y memoria. Véase el anuncio del NIST .
Europa está tomando un camino diferente. La UE inauguró la línea piloto NanoIC en imec en febrero de 2026, un programa de 2.500 millones de euros con 700 millones de euros de financiación de la UE, centrado en la tecnología de semiconductores de próxima generación más allá de los 2 nm a una escala de I+D casi industrial. FAMES en CEA-Leti, inaugurado en enero de 2026, se centra en tecnologías de ultrabajo consumo. Estas instalaciones refuerzan el acceso a la investigación y el desarrollo de procesos, pero no equivalen al anuncio de una nueva fundición de alto volumen. Véase el anuncio de NanoIC de la Comisión Europea .
China también busca desarrollar su capacidad nacional de fabricación y empaquetado de semiconductores. En 2026, la política nacional china mantuvo el apoyo fiscal para las empresas de producción de semiconductores y de empaquetado/pruebas avanzadas que cumplieran los requisitos, mientras que el 1 de marzo de 2026 entró en vigor una norma nacional de interconexión de chiplets 2.5D. Estas medidas demuestran el continuo desarrollo del ecosistema, pero no determinan por sí solas el estado de producción ni la competitividad de ningún proceso de vanguardia en particular. Véase el aviso de política fiscal de la NDRC de 2026 y la norma nacional de interfaz de chiplets 2.5D .
La siguiente fase de la competencia se decidirá menos por las especificaciones aisladas de los componentes y más por las interfaces entre los componentes y las etapas de fabricación.
Por eso, la competencia en el sector de los semiconductores premia cada vez más a las empresas que pueden codiseñar transistores, chiplets, interfaces de memoria, estructuras de encapsulado, flujos de prueba, suministro de energía y refrigeración. La fase final ya no es un paso de acabado de bajo valor. Para los sistemas avanzados de IA, forma parte de la arquitectura.
El error más común es considerar que todos los anuncios de hojas de ruta son equivalentes. Es más útil priorizar las pruebas de la más sencilla a la más compleja: primero las demostraciones tecnológicas, luego la producción de riesgo, las pruebas de diseño para clientes, la cualificación de la producción, la fabricación a gran escala y, finalmente, los rendimientos sostenidos y la rentabilidad de los envíos.
En lo que respecta a la fabricación, habrá que estar atentos a si la familia N2 de TSMC continúa aumentando su producción, si Intel puede ampliar la adopción externa de los procesos de la familia 18A, si Samsung convierte sus proyectos de 2 nm en un volumen de producción duradero y si Rapidus puede pasar del éxito de la línea piloto a la producción a escala comercial en 2027.
En cuanto al empaquetado, es importante tener en cuenta el tamaño del paquete, la cantidad de memoria HBM, el paso de la unión híbrida, la estrategia del sustrato, la metodología de prueba, los límites térmicos y la capacidad real. La expansión de CoWoS por parte de TSMC, los sistemas EMIB/Foveros más grandes de Intel, el trabajo de unión híbrida de Samsung y los experimentos RDL a escala de panel de Rapidus apuntan en la misma dirección: el paquete en sí se está volviendo más grande, más denso y más parecido a un sistema.
Geográficamente, conviene observar si las nuevas inversiones estadounidenses, japonesas, coreanas y europeas crean clústeres de proveedores autosostenibles en lugar de instalaciones emblemáticas aisladas. Una fábrica sin empaquetado, materiales, repuestos, pruebas, mano de obra especializada ni soporte de ingeniería al cliente en las cercanías puede enfrentarse a largos ciclos de producción y dependencias ocultas.
Antes de aceptar un titular sobre una nueva tecnología de chips "líder", haga una rápida comprobación de la realidad:
Si un anuncio supera esas comprobaciones, es más probable que represente un cambio significativo en la capacidad de los semiconductores que un hito en la hoja de ruta presentado sin contexto de fabricación.
La competencia mundial en el sector de los semiconductores sigue girando en torno a quién fabrica los transistores más avanzados, pero eso ya no es suficiente. La IA ha hecho que el ancho de banda de la memoria, la densidad de interconexión, el tamaño del encapsulado, las pruebas, la gestión térmica y la geografía de la cadena de suministro sean factores inseparables del rendimiento computacional.
Taiwán sigue siendo el centro del ecosistema de fundición y empaquetado avanzado más maduro y avanzado. Estados Unidos está reconstruyendo su capacidad de procesamiento frontal y empaquetado avanzado a una escala sin precedentes. Corea del Sur está combinando sus fortalezas en memoria, lógica y empaquetado. Japón intenta recuperar su posición de vanguardia en lógica, al tiempo que desarrolla un ecosistema de chiplets conectados. Europa está ampliando su infraestructura compartida de I+D, y China continúa reforzando su apoyo a la fabricación nacional y a las políticas de empaquetado.
Por lo tanto, la competencia más importante no es simplemente "2 nm contra 2 nm". Se trata de la carrera por ofrecer un sistema completo y fabricable: lógica de vanguardia, memoria, encapsulado, alimentación, refrigeración, pruebas, rendimiento y volumen, todo en conjunto.
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